| 翻訳と辞書 |
| Quick Path Interconnect （ リダイレクト：インテル QuickPath インターコネクト (QuickPath Interconnect, QPI)はインテルが開発したポイント・ツー・ポイントのプロセッサ接続技術である。名前が発表される前、インテルはCommon System Interface (CSI)と称していた。それ以前には、YAP(Yet Another Protocol)、YAP+として知られていた。開発は、DECのAlpha開発グループからインテルに移籍したメンバーによってインテルのMMDC (Massachusetts Microprocessor Design Center) で行われた。QPIはデスクトップ、Xeon、Itaniumプラットフォームのフロントサイドバスを置き換える。2008年11月、インテルは最初にIntel Core i7デスクトッププロセッサとIntel X58チップセットの組み合わせで採用した。2009年3月にNehalemマイクロアーキテクチャベースのXeon5500に使用され、将来はNehalemマイクロアーキテクチャベースのXeonプロセッサとTukwilaベースのItaniumプロセッサで使用される予定である。== 概要 ==QPIは、QuickPath technologyを実装するQuickPathアーキテクチャの一部である。最も単純な構成であるシングルプロセッサ（ユニプロセッサ）マザーボードでは、1つのQPIがプロセッサをIOハブと接続するためだけに（たとえばIntel Core i7とIntel X58を接続するために）使用される。より複雑なデュアルプロセッサやマルチプロセッサマザーボードにおいて、個々のQPIリンクは各プロセッサ同士とIOハブまたはルーティングハブを相互接続し、すべてのコンポーネントが個々のQPIリンクで構成されたネットワークを経由して他のコンポーネントに接続することを可能にする。すなわちAMDのHyperTransportと同様にQuickPath architectureは、各プロセッサが（メモリコントローラを統合していて）ローカルメモリを配下に持っていたとしても、それら個々のCPU用メモリ群をNUMAとして使えるようにする。シングルプロセッサ（ユニプロセッサ）でしか動作しないCPUとそれをホストするIOハブが装備しているべき最低QPIリンク数は1である。デュアルプロセッサやマルチプロセッサとしても使えるCPUやそれをホストするIOハブが装備しているQPIリンク数は2以上である。例えば、あるクアッドCPU構成の場合、1つのCPUは他の3つのCPUと相互通信するために3つのQPIリンクを消費する。さらにこのCPUはIOハブと接続するためにさらにQPIリンクを持っていなければならない。各QPIは、全二重の20レーンのデータリンクと、各方向で独立したクロックより形成され、全部で42個の信号を伝達する。各信号は平衡接続なので、ピンの総数は84である。20個のデータレーンは、5レーンずつ4つの「象限」に分割される。基本的な伝送の単位は80ビットの「フリット (Flit :Flow control unit)」であり、2クロック（クロック当たり2回、全部で4回）で転送される。80ビットの「フリット」はエラー検出のための8ビット、「リンクレイヤヘッダー」のための8ビット、データの64ビットにより構成される。QPIの帯域幅は、2クロックごとの各方向の64ビットの転送を計算することによって求められる。初期の実装では単一の、4象限リンクを使用するが、QPIの仕様ではその他の実装も認められている。各象限は独立して使用することができる。また。高い信頼性を求められるサーバでは、QPIリンクは劣化モードで動作することができる。20+1のシグナルのうち1つ以上が失敗するならば、インターフェイスは10+1個または5+1個の残っている信号で、クロックが失敗した場合にはデータシグナルにクロックを再割り当てして動作するであろう。初期のNehalemでの実装では単一の4象限の25.6GB/秒のリンクを使用する。これはインテルのX48チップセットで使用された1600MHzのFSBの理論的な帯域幅の2倍である。 ） ： ウィキペディア日本語版 |
インテル QuickPath インターコネクト (QuickPath Interconnect, QPI)はインテルが開発したポイント・ツー・ポイントのプロセッサ接続技術である。名前が発表される前、インテルはCommon System Interface (CSI)と称していた。それ以前には、YAP(Yet Another Protocol)、YAP+として知られていた。開発は、DECのAlpha開発グループからインテルに移籍したメンバーによってインテルのMMDC (Massachusetts Microprocessor Design Center) で行われた。QPIはデスクトップ、Xeon、Itaniumプラットフォームのフロントサイドバスを置き換える。2008年11月、インテルは最初にIntel Core i7デスクトッププロセッサとIntel X58チップセットの組み合わせで採用した。2009年3月にNehalemマイクロアーキテクチャベースのXeon5500に使用され、将来はNehalemマイクロアーキテクチャベースのXeonプロセッサとTukwilaベースのItaniumプロセッサで使用される予定である。== 概要 ==QPIは、QuickPath technologyを実装するQuickPathアーキテクチャの一部である。最も単純な構成であるシングルプロセッサ（ユニプロセッサ）マザーボードでは、1つのQPIがプロセッサをIOハブと接続するためだけに（たとえばIntel Core i7とIntel X58を接続するために）使用される。より複雑なデュアルプロセッサやマルチプロセッサマザーボードにおいて、個々のQPIリンクは各プロセッサ同士とIOハブまたはルーティングハブを相互接続し、すべてのコンポーネントが個々のQPIリンクで構成されたネットワークを経由して他のコンポーネントに接続することを可能にする。すなわちAMDのHyperTransportと同様にQuickPath architectureは、各プロセッサが（メモリコントローラを統合していて）ローカルメモリを配下に持っていたとしても、それら個々のCPU用メモリ群をNUMAとして使えるようにする。シングルプロセッサ（ユニプロセッサ）でしか動作しないCPUとそれをホストするIOハブが装備しているべき最低QPIリンク数は1である。デュアルプロセッサやマルチプロセッサとしても使えるCPUやそれをホストするIOハブが装備しているQPIリンク数は2以上である。例えば、あるクアッドCPU構成の場合、1つのCPUは他の3つのCPUと相互通信するために3つのQPIリンクを消費する。さらにこのCPUはIOハブと接続するためにさらにQPIリンクを持っていなければならない。各QPIは、全二重の20レーンのデータリンクと、各方向で独立したクロックより形成され、全部で42個の信号を伝達する。各信号は平衡接続なので、ピンの総数は84である。20個のデータレーンは、5レーンずつ4つの「象限」に分割される。基本的な伝送の単位は80ビットの「フリット (Flit :Flow control unit)」であり、2クロック（クロック当たり2回、全部で4回）で転送される。80ビットの「フリット」はエラー検出のための8ビット、「リンクレイヤヘッダー」のための8ビット、データの64ビットにより構成される。QPIの帯域幅は、2クロックごとの各方向の64ビットの転送を計算することによって求められる。初期の実装では単一の、4象限リンクを使用するが、QPIの仕様ではその他の実装も認められている。各象限は独立して使用することができる。また。高い信頼性を求められるサーバでは、QPIリンクは劣化モードで動作することができる。20+1のシグナルのうち1つ以上が失敗するならば、インターフェイスは10+1個または5+1個の残っている信号で、クロックが失敗した場合にはデータシグナルにクロックを再割り当てして動作するであろう。初期のNehalemでの実装では単一の4象限の25.6GB/秒のリンクを使用する。これはインテルのX48チップセットで使用された1600MHzのFSBの理論的な帯域幅の2倍である。
インテル QuickPath インターコネクト (QuickPath Interconnect, QPI)はインテルが開発したポイント・ツー・ポイントのプロセッサ接続技術である。名前が発表される前、インテルはCommon System Interface (CSI)と称していた。それ以前には、YAP(Yet Another Protocol)、YAP+として知られていた。開発は、DECのAlpha開発グループからインテルに移籍したメンバーによってインテルのMMDC (Massachusetts Microprocessor Design Center) で行われた。QPIはデスクトップ、Xeon、Itaniumプラットフォームのフロントサイドバスを置き換える。2008年11月、インテルは最初にIntel Core i7デスクトッププロセッサとIntel X58チップセットの組み合わせで採用した。2009年3月にNehalemマイクロアーキテクチャベースのXeon5500に使用され、将来はNehalemマイクロアーキテクチャベースのXeonプロセッサとTukwilaベースのItaniumプロセッサで使用される予定である。
== 概要 ==
QPIは、QuickPath technologyを実装するQuickPathアーキテクチャの一部である。最も単純な構成であるシングルプロセッサ（ユニプロセッサ）マザーボードでは、1つのQPIがプロセッサをIOハブと接続するためだけに（たとえばIntel Core i7とIntel X58を接続するために）使用される。より複雑なデュアルプロセッサやマルチプロセッサマザーボードにおいて、個々のQPIリンクは各プロセッサ同士とIOハブまたはルーティングハブを相互接続し、すべてのコンポーネントが個々のQPIリンクで構成されたネットワークを経由して他のコンポーネントに接続することを可能にする。すなわちAMDのHyperTransportと同様にQuickPath architectureは、各プロセッサが（メモリコントローラを統合していて）ローカルメモリを配下に持っていたとしても、それら個々のCPU用メモリ群をNUMAとして使えるようにする。
シングルプロセッサ（ユニプロセッサ）でしか動作しないCPUとそれをホストするIOハブが装備しているべき最低QPIリンク数は1である。デュアルプロセッサやマルチプロセッサとしても使えるCPUやそれをホストするIOハブが装備しているQPIリンク数は2以上である。例えば、あるクアッドCPU構成の場合、1つのCPUは他の3つのCPUと相互通信するために3つのQPIリンクを消費する。さらにこのCPUはIOハブと接続するためにさらにQPIリンクを持っていなければならない。
各QPIは、全二重の20レーンのデータリンクと、各方向で独立したクロックより形成され、全部で42個の信号を伝達する。各信号は平衡接続なので、ピンの総数は84である。20個のデータレーンは、5レーンずつ4つの「象限」に分割される。基本的な伝送の単位は80ビットの「フリット (Flit :Flow control unit)」であり、2クロック（クロック当たり2回、全部で4回）で転送される。80ビットの「フリット」はエラー検出のための8ビット、「リンクレイヤヘッダー」のための8ビット、データの64ビットにより構成される。QPIの帯域幅は、2クロックごとの各方向の64ビットの転送を計算することによって求められる。
初期の実装では単一の、4象限リンクを使用するが、QPIの仕様ではその他の実装も認められている。各象限は独立して使用することができる。また。高い信頼性を求められるサーバでは、QPIリンクは劣化モードで動作することができる。20+1のシグナルのうち1つ以上が失敗するならば、インターフェイスは10+1個または5+1個の残っている信号で、クロックが失敗した場合にはデータシグナルにクロックを再割り当てして動作するであろう。
初期のNehalemでの実装では単一の4象限の25.6GB/秒のリンクを使用する。これはインテルのX48チップセットで使用された1600MHzのFSBの理論的な帯域幅の2倍である。
抄文引用元・出典: フリー百科事典『 ウィキペディア（Wikipedia）』
■ウィキペディアで「インテル QuickPath インターコネクト (QuickPath Interconnect, QPI)はインテルが開発したポイント・ツー・ポイントのプロセッサ接続技術である。名前が発表される前、インテルはCommon System Interface (CSI)と称していた。それ以前には、YAP(Yet Another Protocol)、YAP+として知られていた。開発は、DECのAlpha開発グループからインテルに移籍したメンバーによってインテルのMMDC (Massachusetts Microprocessor Design Center) で行われた。QPIはデスクトップ、Xeon、Itaniumプラットフォームのフロントサイドバスを置き換える。2008年11月、インテルは最初にIntel Core i7デスクトッププロセッサとIntel X58チップセットの組み合わせで採用した。2009年3月にNehalemマイクロアーキテクチャベースのXeon5500に使用され、将来はNehalemマイクロアーキテクチャベースのXeonプロセッサとTukwilaベースのItaniumプロセッサで使用される予定である。== 概要 ==QPIは、QuickPath technologyを実装するQuickPathアーキテクチャの一部である。最も単純な構成であるシングルプロセッサ（ユニプロセッサ）マザーボードでは、1つのQPIがプロセッサをIOハブと接続するためだけに（たとえばIntel Core i7とIntel X58を接続するために）使用される。より複雑なデュアルプロセッサやマルチプロセッサマザーボードにおいて、個々のQPIリンクは各プロセッサ同士とIOハブまたはルーティングハブを相互接続し、すべてのコンポーネントが個々のQPIリンクで構成されたネットワークを経由して他のコンポーネントに接続することを可能にする。すなわちAMDのHyperTransportと同様にQuickPath architectureは、各プロセッサが（メモリコントローラを統合していて）ローカルメモリを配下に持っていたとしても、それら個々のCPU用メモリ群をNUMAとして使えるようにする。シングルプロセッサ（ユニプロセッサ）でしか動作しないCPUとそれをホストするIOハブが装備しているべき最低QPIリンク数は1である。デュアルプロセッサやマルチプロセッサとしても使えるCPUやそれをホストするIOハブが装備しているQPIリンク数は2以上である。例えば、あるクアッドCPU構成の場合、1つのCPUは他の3つのCPUと相互通信するために3つのQPIリンクを消費する。さらにこのCPUはIOハブと接続するためにさらにQPIリンクを持っていなければならない。各QPIは、全二重の20レーンのデータリンクと、各方向で独立したクロックより形成され、全部で42個の信号を伝達する。各信号は平衡接続なので、ピンの総数は84である。20個のデータレーンは、5レーンずつ4つの「象限」に分割される。基本的な伝送の単位は80ビットの「フリット (Flit :Flow control unit)」であり、2クロック（クロック当たり2回、全部で4回）で転送される。80ビットの「フリット」はエラー検出のための8ビット、「リンクレイヤヘッダー」のための8ビット、データの64ビットにより構成される。QPIの帯域幅は、2クロックごとの各方向の64ビットの転送を計算することによって求められる。初期の実装では単一の、4象限リンクを使用するが、QPIの仕様ではその他の実装も認められている。各象限は独立して使用することができる。また。高い信頼性を求められるサーバでは、QPIリンクは劣化モードで動作することができる。20+1のシグナルのうち1つ以上が失敗するならば、インターフェイスは10+1個または5+1個の残っている信号で、クロックが失敗した場合にはデータシグナルにクロックを再割り当てして動作するであろう。初期のNehalemでの実装では単一の4象限の25.6GB/秒のリンクを使用する。これはインテルのX48チップセットで使用された1600MHzのFSBの理論的な帯域幅の2倍である。」の詳細全文を読む
スポンサード リンク
| 翻訳と辞書 : 翻訳のためのインターネットリソース |
Copyright(C) kotoba.ne.jp 1997-2016. All Rights Reserved.
|
|